Разработка цифрового блока верификации параметризированной ячейки кэш памяти

ВВЕДЕНИЕ........................................................................................................ 5
1 Анализ литературных источников………………………………………… 6
1.1 Классификация запоминающих устройств…………………………. 6
1.2 Статистические запоминающие устройства………………………... 9
2 Верификация…………………....................................................................... 16
2.1 Верификация конструкции................................................................... 16
2.2 Производственные тесты..................................................................... 19
2.3 Работа системы……………………….................................................. 22
2.4 Проблемы тестирования и верификации…........................................ 25
3 Выбор метода верификации………….......................................................... 27
3.1 Совмещение моделирования и формальной верификации............... 27
3.2 Способ разбиения конструкции интегральной схем.......................... 29
3.3 Встроенная самодиагностика (BIST)……........................................... 30
4 Проектирование встроенной системы самотестирования.......................... 40
4.1 Оптимизация алгоритма тестирования................................................ 37
4.2 Разработка поведенческой модели....................................................... 42
4.3 Моделирование работы системы………….......................................... 48
4.4 Логический синтез поведенческой модели.......................................... 52
ЗАКЛЮЧЕНИЕ………………………………………………………………... 54
ОПРЕДЕЛЕНИЯ, ОБОЗНАЧЕНИЯ И СОКРАЩЕНИЯ…………………….
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ..........................................

Весь текст будет доступен после покупки

Кэш-память в наше время получила широкое применение, ее можно встретить в таких устройствах компьютера, как процессоры, видеокарты, сетевые карты, приводы дисков. Кэш-память может служить как обычный буфер обмена, так и устройством для хранения часто используемого кода, тем самым она ускоряет обработку данных. Но чаще всего в устройствах мы можем встреть смешанных тип кэша, который сочетает функции буфера обмена и устройства хранения часто используемого кода.
Ошибки в кэш-памяти приводят к существенным проблемам, начиная от долгого времени обработки данных, заканчивая неверной работой всего устройства. Поэтому огромное внимание уделяется устранению этих ошибок еще на стадии верификации оборудования. Верификация сводит к минимуму шанс того, что изготовленная микросхема будет работать неверно.
Доля времени, затраченного на верификацию составляет 70-80% от всего времени проекта. В данной работе рассмотрены существующие методы верификации, проанализированы сильные и слабые стороны каждого из доступных методов. В результате выбран наиболее оптимальный метод. Однако данный метод не устраивает нас, потому что, несмотря на ряд плюсов, требует больших временных, а, следовательно, и денежных, затрат. Поэтому в данный метод внесены соответствующие коррективы, уменьшающие время верификации. В результате, синтезирована схема блока верификации кэш памяти.

Весь текст будет доступен после покупки

1 Анализ литературных источников

Классификация запоминающих устройств

На настоящее время полупроводниковые запоминающие элементы обладают большим количеством способов изготовления. Работа этих элементов основана на ячейках памяти различного типа.
Одним из главных признаков запоминающих элементов является способ доступа к данным, в соответствии с этим их классифицируют на три типа:
Адресные;
С последовательным доступом;
C ассоциативным доступом.
Первыми появились полупроводниковые адресные ЗУ (запоминающие устройства). Чтобы обратиться к ячейке такого ЗУ для запили или чтения информации, нужно указать адрес данной ячейки. Эти ЗУ являются основой постоянной и оперативной памяти ЭВМ и вычислительных устройств, выпущенных на бае микропроцессоров.
ЗУ с последовательным доступом используют там, где поступающие данные выстроены в очередь. Очередь обслуживается по принципу либо «первый пришел-первый ушел»- FIFO (first in first out), либо «последний пришел-первый ушел» - LIFO (last in first out), запись осуществляется не по какому-либо адресу, а в конце очереди, а чтение – либо из начала, либо из конца очереди.
ЗУ с ассоциативным доступом используют поиск информации не по месту в очереди и не по адресу ячейки, а по определенному признаку. Поэтому в их названии есть слово «ассоциация». Важной областью использования является кэш-память ЭВМ.
Адресные ЗУ наиболее изучены и разработаны, поэтому другие виды памяти строят на основе адресной с определенными модификациями. Делятся на два типа: RAM и ROM.
RAM (Random Access Memory). Здесь оперативные ЗУ сохраняют данные, которые участвуют в обмене при использовании программы, которые можно изменить в любой момент, либо код самой программы. Для этого нужно программу предварительно загрузить в оперативную память.
ROM (Read Only Memory). Во время работы вычислительного устройства содержание ROM не меняется. Процессор вычислительного устройства из данной памяти может прочитать данные или очередные команды. На основе этого типа ЗУ изготавливают постоянную память вычислительных устройств. Информацию в микросхему ЗУ заносят или в процессе производства, или пользователем в определенном режиме программирования.
Оперативные запоминающие устройства (ОЗУ) разделяют на динамические и статические. В статических ЗУ запоминающими элементами являются триггеры, которые состоят из нескольких транзисторов. В динамических ЗУ информация хранится в виде заряда конденсаторов, образуемыми МОП-транзисторами, и для одного запоминающего элемента нужен один транзистор.
Статические ОЗУ можно разделить на конвейерные, тактируемые и асинхронные. В асинхронных сигналы задаются как импульсами, так и уровнями. В тактируемых ЗУ сигнал разрешения работы в каждом цикле должен из пассивного состояния в активное, т.е должен быть сформирован фронт этого сигнала в каждом цикле. В конвейерных ЗУ передача данных реализована по конвейерному принципу. Этот конвейер работает с тактовой частотой процессора.
Динамические ЗУ используются как основная память ЭВМ, т.к характеризуются наибольшей информационной емкостью.
Статические ЗУ обладают более высоким быстродействием, а используются в схемах кэш-памяти. Они дороже в 4-5 раз динамических и во столько же раз меньше по информационной емкости.
Постоянную память типа ROM (M) программируют при производстве методами интегральной технологии с помощью одной из используемых при этом масок [1-2].
В следующих разновидностях ROM в обозначениях можно увидеть букву P. Это память, которую программирует пользователь. Для записи информации в ЗЭ подают специальные электрические сигналы. В ЗУ типа PROM данные могут быть занесены один раз за счет создания перемычек путем электрического пробоя или путем прожигания плавких перемычек.
В ПЗУ (постоянное запоминающее устройство) типа EPROM и EEPROM есть возможность стирания старой информации и записи новой, поэтому они называются перепрограммируемые ПЗУ. В EEPROM – электрическими сигналами производится стирание, а в EPROM – путем облучения кристалла ультрафиолетовыми лучами.
Программирование этих видов ROM производит пользователь с помощью специальных приборов - программаторов.
Память флэш-типа похожа на память типа EEPROM, но отличается – скоростью стирания информации. Стирая информацию из ПЗУ типа EEPROM, нужно обратиться к каждой запоминающей ячейке, для чего нужно относительно большое время. В памяти флэш-типа всю информацию можно стереть подачей одного сигнала.
ЗУ с последовательным доступом. Записанные данные образуют очередь в ЗУ этого класса. Считывание происходит в порядке записи, либо из очереди слово за словом, либо в обратном порядке. Последовательная цепочка ЗЭ является моделью такого ЗУ, данные передаются между последовательными элементами. В буферах FIFO, а также в циклических и файловых ЗУ имеет место прямой порядок считывания.
Разница между файловым ЗУ и памятью FIFO состоит в том, что запись в пустом буфере FIFO доступна для чтения моментально, т.е поступает сразу в конец цепочки. В файловых ЗУ данные поступают в начало цепочки и появляются на выходе только после нескольких обращений, равных количеству элементов в цепочке. Данные, которые записываются, объединяются в блоки, обрамляемые специальными символами начала и конца. После обнаружения приемником символа начала блока начинается прием данных из файлового ЗУ.
В циклических ЗУ слова являются доступными одно за другим с постоянным периодом, определяемым емкостью памяти.
Стековые ЗУ считывают слова в обратном порядке, для них реализуется принцип «последний пришел – первый ушел». Такие ЗУ – буферы LIFO.
ЗУ с ассоциативным доступом. ЗУ этого типа реализуют поиск данных не по расположению в памяти, а некоторому признаку. В полной версии все хранимые все хранящиеся в памяти слова проверяются на соответствие определенному признаку. Таким признаком может являться полный адрес ячейки оперативной памяти. На выход подаются слова удовлетворяющие этому признаку. Основной областью применения ассоциативной памяти ЭВМ – кэш-память данных.

Статистические оперативные запоминающие устройства

Главной особенностью статистических ОЗУ является неизменность записанной информации как в режиме считывания так и в режиме хранения. Это обуславливается видом используемых элементов памяти-триггеров. Мы можем видеть вариант запоминающей ячейки, содержащей один запоминающий элемент- D-триггер на рисунке 1 [3]. Она имеет три выхода D_вх,A,WE, и один выход Q_вых.
Назначение входов:
D_вх-вход для записи поступившей информации;
A-адресный вход; наличие «1» на адресном входе говорит о выборе именно данной ячейки для записи или считывания информации;
WE-вход, на который подается сигнал, разрешающий запись поданных на информационный вход «единицы» или же «нуля».


Рисунок 1 - Запоминающая ячейка на D-триггере

Схема запоминающей ячейки, на рисунке 1, содержит еще два конъюктора («И»), которые обозначены как «И-1» и «И-2». Элемент «И-1» не дает производить запись информации без «1» на адресном входе. Конъюктор «И-2» предотвращает операцию считывания информации, в ячейке с другим адресом. В такую ячейку записывают один бит информации.
Все запоминающие ячейки накопителя располагаются в виде квадратной матрицы, рисунок 2 [4]. Где показана матрица, которая содержит 16 ячеек. Это делает возможным каждой ячейке матрицы поставить в соответствие номер столбца и номер строки и таким образом определить ее адрес.


Рисунок 2 - Структура матрицы памяти ЗУ с адресным доступом к ячейкам памяти

Информация, которую мы записываем одновременно поступает на информационные входы D_вх всех ячеек, эти выходы собраны в одну точку. Входы разрешения записи WE тоже объединены, как и выходы ячек Q_вых.
Чтобы обратится к какой-то определенной ячейке памяти ЗУ, необходимо активировать ее адресный вход, т.е подать на него «1». Для этого на дешифраторы столбцов и строк подаются двоичные коды номеров столбца и строки, соответствующих выбранной ячейке. На одном из выходов каждого дешифратора появляется сигнал «единичного» уровня, и, следовательно, активируются две шины, вертикальная и горизонтальная.
Процесс записи состоит из действий:
Записываемый сигнал подается на D_вх, который соединен с информационными входами всех ячеек матрицы.
Подается «1» на WE.
Две «1» на входе конъюктора «И-1» обуславливают «1» на синхронизирующем входе D-триггера. Информация, которую подают на информационный вход D_вх, пройдет на выход Q, т.о запишется в D-триггере.
Процесс считывания. «единица», поданная на адресный вход ячейки, поступает на нижний вход конъюктора «И-2». Его верхний вход соединен с выходом D-триггера Q, где и хранится записанный файл[5].
Общая схема ячейки статического ОЗУ (SRAM – Static Random Access Memory) показана на рисунке 3 [6]. Для хранения одного бита в данной версии статического ОЗУ требуется шесть транзисторов. Доступ к ячейке открывает числовая шина, она заменяет собой шину тактовых импульсов и осуществляет управление двумя проходными транзисторами, М5 и М6, они вместе применяются в процессе функции чтения и записи. В отличие от ячейки ПЗУ на нужно будет две шины. По ним будет подаваться записанный сигнал и обратный к нему. Но присутствие двух полярностей не является обязательным условием, хотя оно поможет увеличить запас помехоустойчивости при чтении и записи.

Рисунок 3 - Шеститранзисторная КМОП ячейка статического ОЗУ

Линия WL (WordLine) управляет двумя транзисторами доступа. Линии BL и BL (BitLine) — битовые линии, используются и для записи данных, и для чтения данных.
Запись. При подаче «0» на линию BL или BL параллельно включенные транзисторные пары (M5 и M1) и (M6 и M3) образуют логические схемы 2ИЛИ, последующая подача «1» на линию WL открывает транзистор M5 или M6, что приводит к соответствующему переключению триггера.
Чтение. При подаче «1» на линию WL открываются транзисторы M5 и M6, уровни, записанные в триггере, выставляются на линии BL и BL и попадают на схемы чтения.
При рассмотрении переходного режима ячейки статического ОЗУ можно увидеть, что самой долгой операцией по времени является чтение. Для нее нужно зарядить (разрядить) большую емкость разрядной шины через два маленьких транзистора выбранной ячейки. Период записи считается, как правило, задержкой распространения пары инверторов с перекрестными обратными связями, так как задающие генераторы, доводящие BL и (BL) ? до нужных величин, можно создать достаточно большими. Для повышения быстроты времени чтения в статических ОЗУ используются усилители считывания. При возрастании разности напряжений между BL и (BL) ?включается усилитель считывания, он мгновенно разряжает одну из разрядных шин [7].
Если в блоке памяти нужно использовать одновременное чтение или запись в разные столбцы, требуется применить модификацию ячейки памяти, столбца и управляющей периферии. Память такого типа называют двухпортовой. В ячейку памяти добавляется дополнительная линия WL2 с парой транзисторов доступа M7 и M8. Разрядная шина, схемы предзаряда, буферы записи, усилители считывания также дублируются. Из-за двух шин доступа WL в столбце одновременно могут быть открыты две ячейки. Через разные разрядные шины с ними можно одновременно производить операции чтения и записи. Структура двухпортовой ячейки памяти приведена на рисунке 4 [8].

Рисунок 4 - Восьмитранзисторная КМОП ячейка двухпортового статического ОЗУ

Область устойчивой работы запоминающих ячеек зависит от вариаций параметров транзисторов и линий связи, обусловленных технологией изготовления. Технологические разбросы параметров приводят к трудно предсказуемым изменениям таких важнейших характеристик транзисторов, как пороговое напряжение, усилительные свойства и емкости. В некотором роде эти изменения учитываются при проектировании моделей транзисторов для разных технологических углов. Однако если учесть, что на разброс технологии накладываются отклонения напряжения питания, а также работа в широком температурном диапазоне, то становится ясно, что для обеспечения устойчивой работы блоков памяти необходимо принимать специальные меры.
Одним из важнейших показателей оценки электрической стабильности является статический запас помехоустойчивости (SNM – Static Noise Margin). Этот показатель представляет собой запас напряжения, определяющий возможность переключения при котором происходит изменение хранимых данных во время операции чтения. Суть его сводится к наложению графиков статических передаточных характеристик двух инверторов, образующих ячейку памяти изображенную на рисунке 5[9]. Величина SNM равна длине стороны квадрата, вписанного в полученную передаточную характеристику.
Для обеспечения неразрушающего чтения, транзисторы М1 и М3 (Pulldown) должны быть «больше» транзисторов М5 и М6 (Pass). Для устойчивой записи транзистор М5 (Pass) должен быть «больше» М2 (Pullup). Из приведенных рассуждений видно, что для устойчивой работы 6-и транзисторной ячейки в режимах записи и чтения необходимо выдержать жесткие соотношения между размерами всех транзисторов. В блоках памяти ячейки объединяются в массивы, в результате сигналы на шинах отличаются от идеальных сигналов. Помимо этого, напряжение питания отличается от номинального, поступающее на конкретную запоминающую ячейку. Следует отметить, что КМОП логические элементы продолжают сохранять работоспособность при снижении напряжения питания до 2/3 от номинала.

Рисунок 5 - Статический запас помехоустойчивости

В данной главе были рассмотрены виды ЗУ, проведен их анализ и было установлено, что для реализации в качестве кэш-памяти больше всего подходят СЗУ.

Весь текст будет доступен после покупки

1 Субмикронные статические КМОП оперативные запоминающие устройства с повышенной сбоеустойчивостью к воздействию отдельных ядерных частиц. Черкасов И. Г. – автореферат. –2010.
2 Захаров А.В., Хисамбеев И.Ш., Котович Н.В., Кравченко А.А., Осипов А.С., Кольцов П.П., Коганов М.А., Грибков И.В., Куцаев А.С. Развитие системы стохастического тестирования микропроцессоров INTEG // Программные продукты и системы. –2010. - С. 14–23.
3 A Designer’s Guide to Built-In Self-Test. Charles E.Stroud - New York, Boston. – 2014.
4 Digital System Test and Testable Design. Zainalabedin Navabi - Springer Science+Business Media. –2011.
5 Bushnell ML, Agrawal VD Essentials of electronic testing for digital, memory & mixed-signal VLSI circuits. Kluwer, Norwell, MA. –2000.
6 Serdin O.V., Bobkov S.G., Kondratyeva N.V., Eremin A.A. Design of high reliability multiprocessor modules based on high-performance rapidio interconnect architecture. Programmnye produkty i sistemy[Software & systems]. –2013. –C. 49–55
7 A built-in self-test and self-diagnosis scheme for embedded SRAM. Cheng K.,
Hsuech C., Huang J. – IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems (DFT), Yamanashi. –2000. –C. 299-307.
8 Low power and Reliable SRAM Memory Cell and Array Design. Ishibashi K.,
Osada K. – Springer Science. –2011 г.
9 Error Correcting and Error Detecting Codes. Hamming R. W. – Bell Sys. Tech.
Journal, Vol 29. –1950. –C. 147-160.
10 Лохов А.Л. Современные методы функциональной верификации цифровых HDL-проектов: методология ABV, библиотеки OVL и QVL // Современная электроника. –2010. - 56–59.
11 Красников Г.Я. Конструктивно технологические особенности субмикронных МОП транзисторов. – М.: Техносфера. –2011. C. 800.
12 Цифровые интегральные схемы. Методология проектирования. Рабаи Ж.,
Чандракасан А., Николич Б. – Издательство Вильямс. – 2007.
13 Проектирование цифровых устройств. Уэйкерли Дж. Ф. –Постмаркет, 2002.
14 Single Event Upset Mitigation Techniques for Programmable Devices. Lima F.,
Luz Reis R. – Porto Alegre. –2000.
15 Ultra-Low-Power Fault-Tolerant SRAM Design in 90nm CMOS Technology.
Wang K. – Copyright Kuande Wang. –2010.
16 Functional Triple Modular Redundancy. Habinc S. – European space agency
contract report. –2002.
17 Введение в теорию кодирования. Соловьёва Ф.И. – Учебное пособие,
Новосиб. гос. ун-т. Новосибирск. –2006.
18 A Class of Optimal Minimum Odd-weight-column SEC-DED Codes. Hsiao M. Y. – IBM Journal of R &. –1970. –C. 397-404.
19 Повышение быстродействия и снижение аппаратных затрат в декодерах
Хсяо. Петров К. А. – НИИ системных исследований РАН. –2014.
20 Анализ и построение тестов цифровых программно-управляемых устройств. Чипулис В. П., Шаршунов С. Г. – Энергоатомиздат. –1992.
21 Hubert, K. Digital Integrated Circuit Design: From VLSI Architectures to CMOS Fabrication [Text] // Cambridge University Press – 2008. – 831c.
22 Кудрявцев И.А., Структура программного обеспечения Cadence. Основные инструменты, их функциональное назначение [Текст] / Павельев В.С., Гаврилов В.М., Козлова И.Н. // Самарский университет – 2018 – 46c.

Весь текст будет доступен после покупки